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连蓝buff都不想给他了亚稳态

发布时间:2021-09-10 05:23:27

连蓝buff都不想给他了 亚稳态在数字电路设计中出现的原因

    现如今存在于市场中的数字电路设计都分为3个层次,主要包括完成功能上的层次,工作可靠性,以及可移植性,也正是因为如此啊,电路设计也成为了一个比较新兴的行业,而在所有的数字电路设计中,也有一部分的电路设计存在亚稳态的状态,那么数字电路设计中亚稳态的发生原因和解决办法是哪些?

    1.亚稳态发生的原因

    在同步系统中,如果触发器的setup time / hold time不满足,就可能产生亚稳态,此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态,在这段时间里Q端毛刺、振荡、固定的某一电压值,而不是等于数据输入端D的值。这段之间成为决断时间(resolution time)。经过resolution time之后Q端将稳定到0或1上,但是究竟是0还是1,这是随机的,与输入没有必然的关系。

    2.亚稳态的危害

    由于输出在稳定下来之前可能是毛刺、振荡、固定的某一电压值,因此亚稳态除了导致逻辑误判之外,输出0~1之间的中间电压值还会使下一级产生亚稳态(即导致亚稳态的传播)。 逻辑误判有可能通过电路的特殊设计减轻危害(如异步FIFO中Gray码计数器的作用),而亚稳态的传播则扩大了故障面,难以处理。

    3.亚稳态的解决办法

    只要系统中有异步元件,亚稳态就是无法避免的,因此设计的电路首先要减少亚稳态导致错误的发生,其次要使系统对产生的错误不敏感。前者要*同步来实现,而后者根据不同的设计应用有不同的处理办法。用同步来减少亚稳态发生机会的典型电路如图1所示。

    左边为异步输入端,经过两级触发器同步,在右边的输出将是同步的,而且该输出基本不存在亚稳态。其原理是即使第一个触发器的输出端存在亚稳态,经过一个CLK周期后,第二个触发器D端的电平仍未稳定的概率非常小,因此第二个触发器Q端基本不会产生亚稳态。

    注意,这里说的是“基本”,也就是无法“根除”,那么如果第二个触发器Q出现了亚稳态会有什么后果呢?后果的严重程度是有你的设计决定的,如果系统对产生的错误不敏感,那么系统可能正常工作,或者经过短暂的异常之后可以恢复正常工作,例如设计异步FIFO时使用格雷码计数器当读写地址的指针就是处于这方面的考虑。如果数字电路设计上没有考虑如何降低系统对亚稳态的敏感程度,那么一旦出现亚稳态,系统可能就崩溃了。

    以上给大家介绍的,就是数字电路设计中要稳态的发生原因和解决办法了,除此之外,数字电路设计也必须要求我们掌握好逻辑上的关系,只要掌握好了逻辑关系,电路设计一般不会出现安全性的问题,同时在具体实习的期间,我们还要注意防止电路受到其他外界电路的干扰。

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